文 | 半导体产业纵横

昨日，华为发布"韬定律"，以时分缩微替代几何缩微，计较 2031 年竣事与 1.4nm 制程同等晶体管密度。此前两天，比利时微电子筹办中心（imec）发布了一张横跨 15 年的手艺道路图，从 N2（2 纳米）到 A2（2 埃米，即 0.2 纳米），七个工艺节点，勾画出半导体行业将来十五年的手艺演进场地。

若是说华为韬定律代表了一条全新的手艺旅途，那么 imec 的道路图则展示了一条更为锻真金不怕火的传统演进之路。瓦解这张道路图，不成只看节点称号和年份。真恰好得深挖的，是每一个手艺移动点背后，三大晶圆厂究竟在作念什么、它们的道路有何互异、以及这些手艺演进将怎样重塑整个产业神气。

2026-2033 年：三个要害点

光刻机：到底买不买，什么时候买？

光刻机是芯片制造的腹黑。在这场通往 0.2 纳米的长征中，ASML 饰演着要害变装。现时主流的 EUV 光刻机（NXE 系列）使用 0.33 数值孔径（NA），仍是赞成了 7nm 到 3nm 的坐蓐。但当工艺继续微缩，0.33NA EUV 的分离率驱动不够用，金属间距放松到 30nm 以下后，只可通过双重曝光等复杂工艺竣事，这大幅增多了资本和良率风险。

High NA EUV（0.55NA）是下一个必须越过的门槛。从 0.33 到 0.55，NA 值进步约 66%，分离率不错从 13nm 进步到 8nm。更要害的是，更大的 NA 值意味着更高的光收蚁集果，单次曝光就能完成此前需要屡次曝光才能竣事的图案化。收尾进步是创新性的。ASML 流露的数据骄傲，High NA EUV 只需一次曝光和个位数的处理设施，就能完成早期机器需要三次曝光和约 40 个处理设施的职责。

这条路之后，Hyper NA EUV（0.75NA）是下一个里程碑。道路图骄傲，0.75NA EUV 展望在 2038 年后引入，对应金属间距 12-16 纳米。届时，0.55NA 和 0.75NA 将形成组合，遮蔽从 A14 到 A3 的主要工艺窗口。

在 High NA EUV 大限制普及之前，各家厂商在采购节律上展现出显著互异。英特尔是最激进的押注者。2025 年 2 月，英特尔通知其首批两台 Twinscan EXE:5000 已在工场进入坐蓐，一个季度内完成 3 万片晶圆的产出，可靠性比上一代进步近一倍。英特尔计较在 18A 制程初次使用，并计较在 14A 全面导入。台积电则暗示"太贵不买"。台积电明确暗示，从 N2 到 A13（1.3 纳米）总计工艺节点王人不需要 High NA EUV，现存 EUV 缔造至少不错用到 2029 年。台积电的根由很实质：High NA EUV 单价高达约 4 亿好意思元，是现存 EUV 的两倍，而台积电面前领有高出 100 台 EUV 光刻机，全部更换需要进入数百亿好意思元。台积电弃取用锻真金不怕火的 EUV 多重曝光手艺来过渡，恭候缔造性价比更合适的时机。三星原计较从 2027 年起启动 1.4 纳米工艺（SF1.4）量产，但面前仍是把宗旨退换到 2029 年。此前，三星已在韩国华城工场装配首台 EXE:5000，主要用于手艺研发。

从整个行业来看，High NA EUV 的大限制普及展望要到 2027-2028 年，届时资本和产能问题将冉冉缓解。但在那之前，围绕"买不买、何时买"的博弈，将平直影响各家的手艺道路和资本结构。

后面供电相聚：三大厂商三个时分表

芯片里面，布线是门艺术。晶体管之间需要信号线传输数据，需要电源线运送电力，还需要塞线完成回路。传统策画中，总计这些浮现王人走在晶圆正面，就像一座城市的大地全部挤满了多样车辆。

这条路走到 N2 及以下节点，问题驱动爆发。后面供电的念念路很简便：把电源相聚搬到晶圆后面，正面只走信号。

道路图骄傲，从 A14 驱动引入基础后面供电手艺，到 A10 节点竣事信号布线与供电的十足分离，再到 A7 及更先进节点捏续优化通孔密度和供电收尾。与此同期，imec 还在筹办怎样进一步进步后面供电的散热性能。

虽然，这项手艺也带来新的挑战：后面工艺的晶圆变形可能影响与正面的瞄准精度；高妙宽比的 TSV 刻蚀和填充需要全新的工艺才智；热管束决议也需要再行策画。但这些挑战王人有明确的贬责旅途，行业展望在 2026-2030 年间冉冉克服。

各家的量产时分表略有互异：英特尔最激进，2025 年就在 18A 制程初次诈骗 PowerVia 手艺。 字据英特尔在 VLSI 研讨会上的流露，PowerVia 通过后面通孔将电力平直运送至晶体管后面，测试骄傲可将电压降（IR drop）缩短高出 30%，火狐中国官方网站入口同期开释正面布线空间。台积电的计较落在 2026 年下半年，在 A16 节点引入 Super Power Rail（SPR）后面电源轨手艺。A16 是 1.6 纳米级工艺，被视为 2nm 到 1.4nm 之间的过渡节点。台积电声称，弃取后面供电后，在一款 2nm 移动处理器策画中，与正面供电比较，电压降缩短了 122 毫伏，带来 22% 的面积勤俭，同期进步性能和能效。三星则弃取了更保守的计谋，SF2Z 后面供电节点将在 2027 年量产。字据三星在代工论坛上的流露，SF2Z 不仅提高了 PPA 轮廓参数，还显贵缩短了电路压降，专为 HPC 和 AI 芯片策画。三星的 2nm 工艺眷属时分表是：2025 年先出 SF2 移动版，2026 年出 SF2P 改进版，2027 年才是带后面供电的 SF2Z。

存储升级：带宽 200 倍增长背后的手艺道路不合

镶嵌式存储的演进，可能是整张道路图中最容易被冷落、却对芯片性能影响最深的部分。从道路图来看，存储密度将从 2026 年的 40 Mb/mm² 增长到 2041 年的 300 Mb/mm²（7.5 倍），带宽更将从 0.01 TBps/mm² 跃升至 2 TBps/mm²（200 倍）。这个数字背后，是整个存储架构的再行策画。

往常几年，SRAM 的微缩遇到了严重瓶颈。台积电 N3B 工艺的 HD SRAM 位单位尺寸为 0.0199µm²，与 N5 的 0.021µm² 比较仅放松约 5%；N3E 更是零落到 0.021µm²，与 N5 基本捏平。这意味着，在 3nm 节点，SRAM 险些住手了放松。

问题的根源在于：SRAM 单位需要保捏褂讪性和高良率，当晶体管尺寸放松到一定进度，工艺变异性驱动主导，导致读写造作率高涨。行业一度悲不雅地觉得，SRAM 微缩仍是走到绝顶。

转机出面前 N2 节点。台积电通知，其 N2 工艺的 HD SRAM 位单位尺寸放松至 0.0175µm²，竣事了 38 Mb/mm² 的密度，较 N3/N5 有显贵进步。要害推能源是 GAA 纳米片晶体管的引入，全栅结构改善了静电截至，小九体育在线直播官网有助于减少泄露，从而在更小尺寸下看守 SRAM 的可靠性。比较之下，英特尔的 18A 制程 SRAM 密度约 31.8 Mb/mm²（0.021µm² 位单位），更接近台积电的 N3 而非 N2。这一差距可能影响英特尔在高性能处理器阛阓的竞争力，因为当代 CPU 和 GPU 对缓存的依赖进度越来越高。

当 SRAM 微缩遭受瓶颈，新式镶嵌式存储手艺驱动加快走向量产舞台。

eMRAM（镶嵌式磁阻存储器）是面前最锻真金不怕火的弃取。GlobalFoundries 已在 22nm FDSOI 平台竣事 eMRAM 量产，主要面向汽车和物联网诈骗。与 eFlash 比较，eMRAM 写入速率进步 1000 倍，功耗缩短 400 倍，且不需要稀疏的擦除周期。台积电也在积极布局，32Mb MRAM 弃取 22nm ULL 逻辑平台，读写速率 10ns，可承受 100 万次轮回写入。

ePCM（镶嵌式相变存储器）是意法半导体的主攻场地。2024 年，意法通知 18nm FD-SOI ePCM MCU 驱动向客户出样片，用于冲破 MCU 的 20nm 制程壁垒。ePCM 的上风在于其结构险些不受基层 CMOS 影响，不错更生动地与先进逻辑工艺集成。

eRRAM（镶嵌式阻变存储器）则是英飞凌与台积电配合的重心，双方正在拓荒 28nm eRRAM，主要面向汽车 MCU 阛阓。

这三种手艺道路各有量度：eMRAM 速率最快、耐用性最佳，但制变资本较高；ePCM 密度最高，但写入功耗较高；eRRAM 与门径 CMOS 工艺兼容性最佳，但历久性和保捏性仍有进步空间。将来的镶嵌式存储不会是"一刀切"的神气，不同诈骗场景会催生不同的手艺组合。

2033 年（A7 节点）：芯片架构捏续进化

CFET：晶体管架构的终极模式

从 2033 年驱动，道路图进入信得过的深水区—— CFET（Complementary FET，互补场效应晶体管）谨慎登场。瓦解 CFET，需要先瓦解它的前辈们。

FinFET从 2011 年驱动管辖芯片行业，英特尔在 2011 年领先竣事 22nm FinFET 的量产生意化，三栅极结构改善了对沟说念的静电截至，赞成了从 22nm 到 3nm 的整个期间。但当鳍片宽度放松到几个原子直径，走电流和变异性问题再次浮现。

GAA 纳米片是 FinFET 的当然交班东说念主。从 2025 年的 N2 节点驱动，台积电、三星、英特尔王人将弃取全栅纳米片结构。晶体管沟说念不再是"鱼鳍"，而是被栅极十足包裹的薄片，静电截至更优，不错在更小尺寸下保捏低泄露。台积电的 N2、三星的 SF2、英特尔的 18A 王人基于 GAA 纳米片。

CFET则更进一步：把 n 型（NMOS）和 p 型（PMOS）晶体管高下堆叠，分享源漏区域。这意味着在疏通的硅面积上，不错放弃近两倍的晶体管。

imec 的演示骄傲，CFET 架构的 CMOS 逻辑电路晶体管密度展望可提高到纳米片 FET 的 1.6 至 1.8 倍。这个数字的道理在于：它不是在既有架构上的修修补补，而是信得过的面积密度创新。

三大厂商的 CFET 竞赛仍是提前驱动。英特尔展示了在 PMOS 上堆叠 NMOS 的专有决议，纠合后面供电和后面构兵，以最大化面积和电源收尾。其 NMOS/PMOS 垂直堆叠纳米片晶体管的良率高出 90%，竣事了高通态电流和低泄露，开关电流比高出六个数目级。

台积电则通知，其 48nm CPP（构兵多晶间距）已达标，这是 CFET 生意化的要害门槛。通过在 NMOS/PMOS 之间引入垂直进军，以及在栅极和源 / 漏之间引入合乎的里面闭幕物，台积电的垂直堆叠结构良率高出 90%，展现出健康的器件特点。

三星的 CFET 道路图相对低调，但斟酌到其在 GAA 手艺上的激进历史（三星在 3nm 制程领先导入 GAA 架构），不摒除提前布局的可能。

CFET 的制造挑战碎裂低估。高妙宽比结构带来了图案化、千里积、外延滋长等一系列难题；正面工艺和后面工艺的精准瞄准是另一个要害挑战；还需要相当的 high-k/metal 栅极工艺来适当超高的堆叠结构。正如台积电所承认的，" CFET 架构的紧要挑战可能会导致工艺复杂性和资本增多"。但行业别无弃取。imec 明确暗示，"仅使用纳米片来缩放 CMOS 器件瑕瑜常难题的，借助 CFET，咱们不错谨慎地继续器件膨胀"。

CMOS 2.0：信得过的 3D 芯须臾代

CMOS 2.0 和 CMOS 1.0 对比

若是说 CFET 贬责的是晶体管层面的问题，那 CMOS 2.0 贬责的是系统层面的问题。CMOS 2.0 是 imec 在 2024 年提议的想法框架，中枢念念路是：不再把逻辑芯片和存储芯片视为一体，而是在晶圆层面作念 3D 堆叠，让它们"长在通盘"。

CMOS2.0 与传统的 CMOS 平台具有疏通的外不雅

这个想法的道理远超手艺自身。现时主流的 Chiplet（芯粒）架构仍是允许不同功能的芯片通过先进封装集成在通盘，但"封装"恒久意味着物理上是分开的。CMOS 2.0 要竣事的，是信得过的单片 3D 集成——在归拢个硅片上，通过搀和键合垂直堆叠不同功能的层。

芯片到晶圆的搀和键合间距可达 1μm，晶圆到晶圆的搀和键合间距可达 0.5μm（500nm）。

晶圆对晶圆搀和键合是 CMOS 2.0 的中枢使能手艺。其工艺历程是：在室温下瞄准并键合两个经过加工的晶圆，通过退火形成永恒性的铜 - 铜键合和介质键合。imec 在 2025 年 VLSI 研讨会上通知，已见效竣事 250 纳米间距的晶圆对晶圆搀和键合，菊花链测试中赢得了优异的电性能良率。在此之前，imec 通过引入键合前光刻修订手艺，贬责了非均匀键合波导致的晶圆变形问题，竣事了 300 纳米间距贯穿，95% 的芯片瞄准舛错截至在 25 纳米以内。

后面穿介质通孔（TDV）是另一个要害冲破。imec 展示了后面 120 纳米间距的 TDV，底部直径仅 20 纳米，通过浅沟槽进军中的通孔优先方法制造。极致的晶圆减薄工艺保捏了低深宽比，而高阶光刻校确保了 TDV 与 55 纳米后面金属层之间 15 纳米的瞄准余量。

CMOS 2.0 的演进旅途是了了的：

2033 年（A7 节点）：3D 堆叠起步，弃取 5.5T/4.5T 的组合堆叠决议 2036-2038 年（A5/A3 节点）：演进到 4.5T/4.5T 对称堆叠 2041 年（A2 节点）：达到 3.5T/3.5T 高密度堆叠

每个缓存层不错使用最恰当其功能的晶体管类型和工艺节点制造。举例，SRAM 不错使用较锻真金不怕火的节点坐蓐，因为 SRAM 微缩正在放缓，将其转化至 3D 堆叠结构不仅可缩短资本，还可能竣事更大容量的缓存。

2036-2041 年：从"堆叠"到"原子级"制造

2D 材料：原子级制造的晨曦

imec 的道路图骄傲，2D 材料将在 A2 节点初次引入，届时 CFET 的纳米片沟说念材料将从硅换成二维材料。二维材料（如二硫化钼 MoS ₂、黑磷等）的厚度只消一个或几个原子，却具有优异的电子迁徙率和精良的静电截至才智。当硅基晶体管继续微缩到物理极限，2D 材料可能成为延续摩尔定律的新材料。

这将带来几个要害上风：原子级别的厚度意味着极低的泄走电流；2D 材料的高迁徙率不错进步晶体管速率；静电截至才智的进步允许进一步微缩。但 2D 材料走向量产濒临宏大挑战：材料滋长的一致性、构兵电阻、层间瞄准、兼容 CMOS 工艺等王人是难题。行业展望，2D 材料的大限制诈骗可能要到 2030 年代后期。

Hyper NA EUV：光刻的下一站

道路图骄傲，0.75NA EUV（Hyper NA）将在 2038 年后引入，对应金属间距 12-16 纳米。这可能是 EUV 光刻手艺的终极模式。更高的数值孔径意味着更短的等效波长，表面上不错赞成更细巧的图案化。但 Hyper NA EUV 的研发难度和资本王人将远超现时总计 EUV 系统。

ASML 仍是启动了 Hyper NA EUV 的研发计较，展望在 2030 年代中期推出。但在此之前，行业还需要贬责 High NA EUV 的大限制部署问题。从 0.33NA 到 0.55NA 再到 0.75NA，每一次升级王人需要整个生态系统的跟进：光刻胶材料、掩模制造、OPC 算法、检测缔造等王人必须同步进化。

在极限前夕，押注将来

看完这张道路图，最深的感受可能是：半导体行业正在集体押注一场豪赌。

从 2026 年到 2041 年，十五年时分，七个工艺节点，晶体管密度再进步数倍。这不是当然演进的收尾，而是整个行业在物理极限迫临时的一致弃取。CFET、CMOS 2.0、2D 材料、Hyper NA EUV，这些手艺道路每一个王人充满未知和挑战。但行业别无弃取：当算力需求每年增长数倍，当晶体管微缩的角落收益缓缓递减，唯有通过架构创新才能继续进步性能。

这是一场对于将来的赌注。十五年后，当咱们回望今天这张道路图，能够会像今天回望 2015 年的 7nm 相同小九体育在线直播官网，骇怪于那时的"激进"预测如今已成本质。