文/不雅察者网 吕栋

“韬定律”火到了中国台湾。

5月28日，英伟达CEO黄仁勋在中国台湾台北的一场宴请供应链伙伴的晚宴后吸收媒体采访。当被问及对华为半导体“韬（τ）定律”和“逻辑折叠”时代的办法时，黄仁勋给出了一个颇为浮光掠影的评价：“这对华为来说是阻拦，但对台积电并不是禁止。”

他觉得台积电使用芯片堆叠和3D封装时代仍是快10年，台积电的时代颠倒先进，“华为使用这种时代，不错在不将半导体制程线宽变得更细的情况下，把晶体管数目加倍，致使增多3到4倍，这是一种颠倒好的时代，但台积电和台湾领有这项时代仍是10年。”

这一评价听起来公允，实则树立在一个根人性的污蔑之上。黄仁勋把华为的逻辑折叠当成了台积电种植了近十年的3D封装时代的同类物。他想说的是“你们作念的那些东西，台积电十年前就仍是作念了”。但问题是，逻辑折叠和传统3D封装，根柢不是一个东西。

台媒截图

先望望华为到底作念了什么。逻辑折叠是华为韬定律的一项中枢时代，它将原来平铺在二维平面上的电路，通过三维立体折叠和垂直互连“堆叠”起来，使关节旅途走线长度镌汰50%到80%，大幅申斥了信号传播的RC负载。

但这听起来似乎即是“把芯片堆起来”？事实远非如斯。

两者的中枢区别在于一个颠倒本色的层面：2.5D/3D封装的中枢是团结仍是成型的孤苦裸芯（die），而逻辑折叠的中枢是从头布局单颗裸芯里面的逻辑门。用更直白的话来说，前者是在制造后期尽可能让不同芯片贴得更近，后者则是在设想图纸阶段就从根柢上镌汰了信号的物理传输距离。逻辑折叠更正的是“信号本人要走多远”，而2.5D/3D封装更正的只是“不同芯片之间靠多近”。

这意味着什么？意味着逻辑折叠本色上是芯片设想层面的电路拓扑重构，作用于单颗芯片里面逻辑层的纵向整合；而先进封装属于制造工艺层面的多芯片互联时代。二者处于完满不同的时代概括层级，惩处的是不同维度的问题。

打个譬如就更好联络了。传统的2.5D封装就像把两个孤苦的房间搬到归拢层楼，中间修一条走廊（硅中介层）让它们不错彼此往返。3D封装更进一步，就像把两栋孤苦的楼叠起来，中间装几部电梯（TSV硅通孔），绵薄楼上楼下串门。

但岂论怎么作念，HBM和GPU本色上仍然是两栋孤苦的楼、两个物理上完满分离的芯片。

而逻辑折叠呢？它是在设想一栋大楼里面的房间布局时，就把原来应该放在东西两头且需要平方通讯的两个房间，径直一个放在一楼、一个放在它的正上方，中间不必走廊、不必电梯井，只在楼板上打一个极其短小的垂纵贯谈（间距仅1.5微米的极短TSV），两个东谈主探个头就能对喊。这是“设想理念”的区别，不是“施工面容”的区别。

北京大学集成电路学院的一篇著述把这个区别讲得更透澈。著述惨酷了“真3D”与“赝3D”的范式区别：赝3D以整个模块为最小单元被分到某一派die，火狐中国官方网站入口模块里面的整个轨范单元势必位于归拢派die；真3D则相沿模块内摆脱区别，归拢模块内的轨范单元不错被分散到不同die，设想空间更大。在优化空间上，赝3D在每片die上各自进行优化，浩繁复用传统2D芯片的EDA器具，不允许跨die逻辑变换、挪动等操作；真3D则将多die构建的举座空间动作设想空间，各设想阶段均在圆善的三维设想空间中进行搜索和寻优，不驱逐跨die逻辑变换、挪动等操作。

逻辑折叠把物理罢了的最小单元从“die”鼓励到了“轨范单元在三维空间中的位置”。这才是着实的底层范式飘零。台积电的CoWoS、SoIC等先进封装时代天然优秀，但它们的使命对象是多颗孤苦制造的die；逻辑折叠的使命对象是归拢颗die里面的组合逻辑门。一个是“把作念好的积木搭得紧凑一些”，一个是“在设想积木局势时就琢磨如何让它我方站得更稳”。

这少量黄仁勋似乎并莫得矜重到。他把逻辑折叠归类为“芯片堆叠和3D封装时代”，说他“台积电十年前就有了”，这个判断本人就把华为的时代和台积电的代工才调拉到了归拢个赛谈上进行比较，然后说“敌手跑得没我快”。

可问题在于，这根柢不是归拢条赛谈。

再看另一个层面的互异：先进封装的性能上风，必须与先进制程深度绑定才能完满施展。举例台积电的CoWoS封装即是与N2 2nm制程配套设想的，两者缺一王人会导致收益大幅缩水。而华为逻辑折叠的中枢阻拦恰巧在于，在完满不大幅更正现存制程节点的前提下，小九体育仅通过设想层面的创新，就罢了了单代55%的晶体管密度进步。这一跳动，在传统摩尔定律的演进旅途下，需要整整两个制程节点的迭代才能完成，耗时梗概3年。

华为麒麟2026芯片即是最佳的说明。比拟麒麟9030 Pro，麒麟2026的晶体管密度大幅进步了53.5%，达到了238MTr/平方毫米，这意味着每平方毫米的芯单方面积上不错集成2.38亿个晶体管，表面上与Intel 18A工艺执平，接近初代台积电3nm。同期，SoC性能核能效进步41%，最高主频进步近13%。这些数字不是靠缓慢线宽、更换制程得来的，而是在设想端硬生生“挤”出来的。

更膺惩的是，这只是是启动。何庭波在演斗殴论文中给出了明晰的道路图：从2026年到2031年，沿着韬定律旅途，晶体管密度将执续进步，预测2031年将阻拦400MTr/mm²，CPU大核频率将阻拦5GHz。

到其时，基于韬定律的高端芯片晶体管密度贪图，将达到1.4纳米芯片制程的同等水平。也即是说，一条不依赖EUV、不依赖几何缩微的时代旅途，不错在5年内追平面前开始进制程的性能水平。台积电是不是领先10年？要是看的是“设想理念”这条新赛谈，谜底惟恐并不那么详情。

天然，这条路并不好走。韬定律要着实落地，需要的远不啻芯片设想厂商一家的费力。何庭波在论文中说得颠倒坦荡：“浩繁怒放问题，无单一组织可孤苦惩处——器具链、轨范、基准、器件物理、经济模子均需跨界团结。”

逻辑折叠透露

其中最难啃的骨头即是EDA器具链。传统的2D设想经由乃至现行的“赝3D”设想经由，已不及以承载逻辑折叠的后劲。要着实罢了逻辑折叠，物理设想必须在圆善的三维空间中搜索，模块内区别、跨die互连与垂直热旅途优化要在归拢个优化框架下协同求解。

好讯息是，北京大学集成电路学院仍是在这方面赢得了关节进展。该学院构建了面向逻辑折叠的“真3D”物理罢了EDA器具原型，遮盖布局筹画和布局两个阶段，并通过GPU加快相沿千万级实例规模。比拟面前最具代表性的赝3D设想经由，该器具赢得了平均约30%的线长缩减和彰着的时序改善，在热感知方面启用聚合优化后峰值温度平均下落3%以上。

韬定律的想想内核，本色上是一场从“几何想维”到“系统想维”的范式翻新。何庭波的论文揭示了四个层级的τ：晶体管层的皮秒级、电路层的纳秒级、芯片层的微秒级、系统/数据中心的秒级。韬定律的中枢是把整个东谈主拉到归拢个账本前，全部用时辰单元来算账。工艺民众省下的5皮秒，和架构师、软件民众省下的5皮秒，在总账本里的权重一模相通。夙昔作念代工的只管把晶体管作念小，画电路图的只管布线，作念软件系统的只管写代码，宇宙话语欠亨。面前τ定律强行买通了这些层级之间的壁垒。

这恰正是中国半导体产业需要的底层想想转型。黄仁勋的误读，折射出的是一个更等闲的领悟偏差：在摩尔定律的旧范式下浸润了太久，好多东谈主仍是习尚了用“几何尺寸”“封装局势”来评判一切。但韬定律给出的谜底是，换一把尺子。

当几何尺寸的红利走到绝顶，最初进制程的老本飙升到难以承受，华为惨酷的是一条用“系统工程的整合才调”去对冲“单体芯片的工艺短板”的谈路。以时空换几何，以系统赢单点。这不是在台积电的赛谈上试图卓绝台积电，而是戮力于于“换谈超车”。

黄仁勋说“台积电领先10年”，没错，要是只看3D封装这种制造工艺层面的话。但逻辑折叠根柢不是3D封装，它是一项设想理念层面的校正。把两件处于完满不同概括层级的时代放在通盘比较小九体育在线直播官网平台，然后断言谁领先谁10年，这本人即是一个规模诞妄。大略说得更径直少量：黄仁勋惟恐并莫得防御读何庭波的那篇论文。